낸드플래시를 간단히 표현한 그림입니다. 중심에는 수 억개 채널홀이 뚫려있습니다. 가장자리에는 각 층이 다른 회로와 수월하게 전기 신호를 교환할 수 있도록 계단식으로 깎아 배선(컨택)을 연결합니다. 통상 채널홀 영역 폭은 수천 마이크로미터(㎛), 컨택 영역 폭은 수십 마이크로미터 정도입니다. 그림은 전반적인 낸드 구성 요소를 쉽게 표현하기 위해 컨택 영역이 크게 표현돼 있습니다. 데이터를 저장하는 가장 작은 단위가 셀입니다. /사진제공=삼성전자, 램리서치
간략한 낸드 공정과 완성된 셀 현미경 사진./사진=메리츠종금증권 리서치센터
3D 낸드 공정 최대의 난제, 채널홀 파기. 꼭대기층부터 맨 아래까지 닿지 못하는 현상, 구부러지거나 두께가 일정하지 않는 현상 등이 나타납니다. 이 문제를 해결하기 위해 '더블스택'이 도입됩니다./사진제공=램리서치
오른쪽이 더블스택에 대한 설명입니다./사진=삼성전자
기존 9-홀과 차세대 14-홀 차이./사진 제공=김기남 삼성전자 종합기술원 회장 IEDM 2021 자료 갈무리
기존 주변회로 공정과 최근 주변회로 공정 차이. 주변회로가 셀 밑으로 간 것이 특징입니다. SK하이닉스는 이 기술의 명칭을 PUC라고 부르고, 삼성전자는 COP(Cell on Peri.)라고 부릅니다./사진=SK하이닉스
주변회로(Peri.)와 셀을 하나로 이어붙이는 본딩 방식 콘셉트./사진 제공=김기남 회장 IEDM 2021 발표내용
기존에는 이어져 있는 트랩층 구조와 달리, 이웃 셀 간 전기 알갱이가 섞여버릴 위험을 원천 차단하도록 트랩층을 격리하는 기술이 시도되고 있습니다. /사진 제공=김기남 삼성전자 회장 IEDM 발표 논문 재구성, 램리서치, IEEE
/사진 제공=김기남 회장 IEDM 2021 발표논문 갈무리
